synplify非常便捷調(diào)試綜合性的工具，豐富的語言支持，自動(dòng)化的軟件編譯降低了成本功耗，自動(dòng)化的識(shí)別ram讓你的操作可以更加的便利，有需要的用戶就來下載吧！

synplify官方介紹

synplify pro PC版是由世界領(lǐng)先的軟件和IP設(shè)計(jì)，驗(yàn)證和制造電子元件和系統(tǒng)的使用的Synopsys公司推出的綜合工具，能夠提供用戶一個(gè)高品質(zhì)，高性能和易于使用的FPGA實(shí)現(xiàn)和調(diào)試環(huán)境，采用FPGA工具套件能夠增益設(shè)計(jì)師快速進(jìn)入超結(jié)果為復(fù)雜的FPGA，面積優(yōu)化成本和降低功耗，自動(dòng)化軟錯(cuò)誤緩解，分層設(shè)計(jì)能力和多FPGA廠商的支持。不僅僅如此，synplify還涵蓋了可編輯洛期間的綜合，驗(yàn)證，調(diào)試，物理綜合及原型驗(yàn)證等領(lǐng)域。

相比較于傳統(tǒng)的綜合工具，synplify要快上5~10倍，軟件上的所有產(chǎn)品都支持業(yè)界標(biāo)準(zhǔn)設(shè)計(jì)語言(VHDL和Verilog)并且能夠應(yīng)用于最多的通用操作系統(tǒng)之上，而且synplify在通訊、半導(dǎo)體、航空/航天、計(jì)算機(jī)等諸多領(lǐng)域都有著廣泛的應(yīng)用。

軟件亮點(diǎn)

為復(fù)雜可編程邏輯設(shè)計(jì)提供了優(yōu)秀的HDL綜合解決方案；

包含了BEST算法對(duì)設(shè)計(jì)進(jìn)行整體優(yōu)化；

自動(dòng)對(duì)關(guān)鍵路徑做Retiming，可以提高性能高達(dá)25%；

支持VHDL和Verilog的混合設(shè)計(jì)輸入，并支持網(wǎng)表*.edn文件的輸入；

synplify增強(qiáng)了對(duì)System Verilog的支持；

Pipeline功能提高了乘法器和ROM的性能；

有限狀態(tài)機(jī)優(yōu)化器可以自動(dòng)找到最優(yōu)的編碼方法；

在timing報(bào)告和RTL視圖及RTL源代碼之間進(jìn)行交互索引；

自動(dòng)識(shí)別RAM，避免了繁復(fù)的RAM例化。

synplify特色功能

腳本和TCL對(duì)流自動(dòng)化和可定制的合成、調(diào)試和報(bào)告的支持

利用Achronix、Altera、格，Microsemi的FPGA優(yōu)化面積和時(shí)序結(jié)果，Xilinx

允許并行和/或地理分布設(shè)計(jì)開發(fā)的分層團(tuán)隊(duì)設(shè)計(jì)流程

綜合語言支持包括Verilog，VHDL，SystemVerilog，vhdl-2008和混合語言設(shè)計(jì)

有限狀態(tài)機(jī)的自動(dòng)提取與優(yōu)化的FSM編譯器和狀態(tài)機(jī)資源管理器

Graphical state machine viewer to automatically create bubble diagrams for debugging and documenting FSMs

自動(dòng)存儲(chǔ)器和DSP推理提供了一種具有最佳面積、功率和時(shí)序質(zhì)量的設(shè)計(jì)的自動(dòng)實(shí)現(xiàn)。

增量靜態(tài)時(shí)序分析允許及時(shí)的異常約束更新到結(jié)果，而無需重新合成。

交互式圖形分析和調(diào)試工具，用于設(shè)計(jì)診斷、問題隔離、功能和性能分析。